溫馨提示×
您好，登錄后才能下訂單哦！
點擊 登錄注冊 即表示同意《億速云用戶服務條款》
您好，登錄后才能下訂單哦！
在編寫verilog代碼過程中，有時，我們需要某個寄存器初始化為1。整個工程功能仿真正確，但是綜合后仿真會出現問題。如：
always@（posedge clk) begin
if(!rst_n)
req_data<=1;
else if(data_valid==1）
req_data<=0;
else if(data_done==1)
req_data<=1;
end
testbench中的相關代碼如下：
initial begin
rst_n=0;
data_valid=0;
// Wait 100 ns for global reset to finish
#100;
rst_n=1;
這樣寫testbench，req_data在綜合后仿真時，if(!rst_n) req_data<=1，是不起作用的
在FPGA設計中，glbl.v常用來定義全局復位/置位、全局三態信號和DUT的連接，并且用來為設計提供有效地復位信號，對設計中使用到的全局信號進行初始化。在仿真起始的
100n中，glbl將自動產生全局復位置位。 代碼改寫 成下面即可 // Wait 100 ns for global reset to finish
#100;
#10;
rst_n=1;
個人理解：glbl將所有信號初始化為0，此時rst_n不起作用
免責聲明：本站發布的內容（圖片、視頻和文字）以原創、轉載和分享為主，文章觀點不代表本網站立場，如果涉及侵權請聯系站長郵箱：is@yisu.com進行舉報，并提供相關證據，一經查實，將立刻刪除涉嫌侵權內容。
