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為何在ICG Cell中使用鎖存器Latch，很多新手對此不是很清楚，為了幫助大家解決這個難題，下面小編將為大家詳細講解，有這方面需求的人可以來學習下，希望你能有所收獲。
下面是門控時鐘（clock gating）的最簡單實現方法（使用與門）：
從理論上講，這是可行的：當使能信號Enable為高電平時，時鐘將被傳遞到被門控的觸發器FF2。
問題在于時序（timing）。在時鐘的上升沿，觸發器FF1的D輸入傳播到Q輸出，但是時鐘的同一上升沿也到達了與門，這會導致門控時鐘出現毛刺現象。
因此，我們使用集成時鐘門控（ICG）單元，該單元包含一個低電平敏感的鎖存器
當時鐘為低電平時，允許輸入直接傳播到與門的輸入。此時時鐘為低電平，所以與門的輸出將為低電平，與使能輸入無關。
但是，當時鐘為高電平時，鎖存器將關閉，并阻止Enable值的任何更改傳播到AND門。這就不會產生毛刺。
當時鐘再次變為低電平時，鎖存器重新打開，新的使能值通過鎖存器。
可以使用單獨的門（鎖存器和與門）構建這種類型的電路，但這需要在綜合/后端/STA中進行一些額外的時序檢查。
大多數ASIC庫都提供一個標準的ICG單元，其中的時序已經在內部進行了描述。類似于觸發器和鎖存器，ICG單元的使能輸入同樣具有建立和保持時間要求，很容易進行時序分析。
那么為什么使用Latch-based ICG 而不使用Flip-Flop-based ICG呢？
如果使用的是上升沿觸發的觸發器，就會發生和一開始的clock gating設計一樣的問題
如果使用的是下降沿觸發的觸發器代替低電平敏感的鎖存器，在時鐘的下降沿捕獲使能輸入。這樣與門的使能輸入會保持穩定，直到時鐘的下一個下降沿。因此，解決了毛刺問題。
但是，這會帶來三個問題：
1、觸發器通常由兩個鎖存器組成。因此，Flip-Flop-basedICG相比Latch-based ICG面積增加了一倍。
2、Flip-Flop-based ICG相比Latch-based ICG增加了功耗
3、最重要的是，Flip-Flop-based ICG在時鐘下降沿捕獲使能輸入，必須在半個時鐘周期內完成。而使用鎖存器，能夠占用整個時鐘周期（time borrow），因為Latch在有效電平是一直能夠傳播數據的，觸發器只能在邊沿傳播數據。
因此，Latch-based ICG相比Flip-Flop-based ICG具有更好的功耗、面積和時序。
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