溫馨提示×
您好，登錄后才能下訂單哦！
點擊 登錄注冊 即表示同意《億速云用戶服務條款》
您好，登錄后才能下訂單哦！
本篇文章給大家分享的是有關Vivado中如何強制指定IP的頂層，小編覺得挺實用的，因此分享給大家學習，希望大家閱讀完這篇文章后可以有所收獲，話不多說，跟著小編一起來看看吧。
在IP Integrated界面，Advance下新建一個GROUP，名字無所謂，可以設置任何名字，默認一般取名為Verilog Synthesis Wrapper；
修改這個Group的IP File Group Properties下的（可以在點擊剛才新建的Group，會有一個屬性欄）：
Name為xilinx_verilogsynthesiswrapper
Env ids為verilogSource:vivado.xilinx.com:synthesis.wrapper或:vivado.xilinx.com:synthesis.wrapper
Type為verilog:synthesis_wrapper
以上是建立綜合時候的Top層，下面介紹如何設置用于仿真情況下IP的頂層：
同樣也是在Advance下新建一個GROUP，名字同樣可以隨意設置，默認用Verilog Simulation Wrapper；
修改IP File Group Properties下的（這個和上面綜合使用的操作方法一樣）：
Name為xilinx_verilogsimulationwrapper
Env ids為verilogSource:vivado.xilinx.com:simulation.wrapper或:vivado.xilinx.com:simulation.wrapper
Type為verilog:simulation_wrapper
然后將作為頂層的_v.ttcl(必須用module <=: ComponentName :> 定義moudule名)添加到這兩個Group下，Vhdl同理；其實也可以添加Verilog文件，不過這樣就沒啥意義，ttcl文件發揮很強的優勢，諸如縮減代碼，例如我需要設置n組變量，變量名為a0，a1，a2，a3......an（n>100)，用verilog絕對不可以用不超過10行代碼實現，但是ttcl可以。
以上就是Vivado中如何強制指定IP的頂層，小編相信有部分知識點可能是我們日常工作會見到或用到的。希望你能通過這篇文章學到更多知識。更多詳情敬請關注億速云行業資訊頻道。
免責聲明：本站發布的內容（圖片、視頻和文字）以原創、轉載和分享為主，文章觀點不代表本網站立場，如果涉及侵權請聯系站長郵箱：is@yisu.com進行舉報，并提供相關證據，一經查實，將立刻刪除涉嫌侵權內容。
