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mig讀寫時序下板實現是怎么進行的，相信很多沒有經驗的人對此束手無策，為此本文總結了問題出現的原因和解決方法，通過這篇文章希望你能解決這個問題。
本實驗和工程基于Digilent的Arty Artix-35T FPGA開發板完成。
軟件使用Vivado 2018.1。
mig讀寫時序下板實現
1頂層文件和約束文件
ddr3_test.v
參見參考工程：ddr3_test。
ddr3.xdc
set_property PACKAGE_PIN E3 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property PACKAGE_PIN D9 [get_ports reset]
set_property PACKAGE_PIN E1 [get_ports init_calib_complete]
set_property IOSTANDARD LVCMOS33 [get_ports init_calib_complete]
set_property IOSTANDARD LVCMOS33 [get_ports reset]
2 下板實現讀寫時序
1>①完成綜合和實現
2>下載bit文件和debug文件。
3>下載完成，查看波形。
4>將app_wdf_data數據格式改為Unsigned Decimal。
5>查看寫時序。
6>查看讀時序。
基于xilinx mig ip對ddr3讀寫驗證完成。
看完上述內容，你們掌握mig讀寫時序下板實現是怎么進行的的方法了嗎？如果還想學到更多技能或想了解更多相關內容，歡迎關注億速云行業資訊頻道，感謝各位的閱讀！
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