Verilog中的assign語句用于賦值操作，其基本語法結構如下：
assign [expression] variable = expression;
其中：
expression：表示要進行賦值的表達式，可以是常量、變量、邏輯運算表達式等。variable：表示要賦值的變量，可以是端口、變量聲明等。需要注意的是，assign語句只能用于賦值操作，不能用于其他類型的操作。另外，assign語句會持續地執行，直到遇到end或模塊結束。
以下是一些使用assign語句的示例：
// 將常數賦值給變量
assign a = 4'b1010;
// 將變量賦值給端口
module top(input wire clk, input wire reset, output reg [7:0] led);
always @(posedge clk or posedge reset) begin
if (reset) begin
led <= 8'b00000000;
end else begin
assign led = led + 1;
end
end
endmodule
在上面的示例中，第一個示例將常數4'b1010賦值給變量a；第二個示例使用assign語句將變量led的值加1，并將結果賦值給端口led。
