在VHDL中，變量賦值有以下幾種方法：
signal a, b: std_logic;
variable c: std_logic;
a <= '1'; -- 將值'1'賦給信號a
b <= a; -- 將信號a的值賦給信號b
c := b; -- 將信號b的值賦給變量c
variable x, y, z: integer;
x := 10; -- 將值10賦給變量x
y := x + 5; -- 將變量x的值加5后賦給變量y
z := x * y; -- 將變量x和變量y的乘積賦給變量z
variable a, b: integer;
a := my_function(); -- 調用函數my_function，并將返回值賦給變量a
my_process(a, b); -- 調用過程my_process，并將變量a的值賦給變量b
請注意，變量只能在過程或函數內部使用，并且在VHDL中不能為變量指定默認值。
